Intel Foundry przedstawia kamienie milowe procesu 18A-P i plany dalszych prac badawczo-rozwojowych na VLSI Symposium

Intel Foundry podał aktualizacje dotyczące harmonogramu rozwoju procesów oraz planów długofalowych prac innowacyjnych podczas 2026 VLSI Symposium. Spółka przekazała, że Intel 18A-P — pierwsze wzmocnienie wydajności w rodzinie Intel 18A — trafił do produkcji na ryzyku, realizując termin wcześniej przedstawiony klientom i partnerom w ubiegłym roku.

Intel 18A-P ma przynosić korzyści w zakresie wydajności, mocy i projektowania dzięki współoptymalizacjom na wielu poziomach: tranzystorów, połączeń międzyliterkowych oraz technologii wspierających proces projektowy. Na spotkaniu inżynierowie Intel Foundry przedstawili m.in.:

• 9% wyższą wydajność przy zachowaniu tego samego zużycia energii (iso-power) lub 18% niższe zużycie mocy przy zachowaniu tej samej wydajności (iso-performance) względem Intel 18A
• lepsze parametry termiczne i większą elastyczność projektową
• „Power Boost” — nową opcję tranzystora o niskiej rezystancji z podwójnym kontaktem, umożliwiającą zwiększenie prądu sterowania i częstotliwości przy dopasowanej pojemności
• 20–40% lepszą rezystancję termiczną dzięki rozwiązaniom materiałowym i konstrukcyjnym
• 10–30% poprawy poprzez rezystancję (dotyczącą pionowych połączeń między warstwami układu) dzięki optymalizacjom geometrycznym i materiałowym
• poprawę ruchliwości nośników dzięki inżynierii naprężeń w PMOS (strain engineering), co ma pozwolić prądowi przepływać w tranzystorze efektywniej
• nowe opcje tranzystorów zoptymalizowane pod niski pobór mocy i wysoką wydajność
• nową piątą parę progów napięcia logicznego (Vt) między ULVT i LVT — jako dodatkową, piątą opcję dla projektantów pozwalającą równoważyć szybkość i zużycie energii

Intel 18A-P ma być w pełni zgodny z zasadami projektowymi Intel 18A, co ma ułatwiać ponowne wykorzystanie istniejącego IP (własności intelektualnej) i dotychczasowych przepływów projektowych. Podobnie jak Intel 18A, Intel 18A-P oferuje dwie wysokości komórek (180 nm i 160 nm), a także kontaktowany rozstaw polikrzemu (contacted poly pitch) na poziomie 50 nm.

Równolegle Intel Foundry wprowadził do oferty bramkowe tranzystory typu gate-all-around (GAA) oraz backside power delivery (BSPD) w ramach procesu Intel 18A. Na tym etapie zespoły inżynieryjne omawiały, w jaki sposób te technologie mają stanowić fundament dla poprawy wydajności, efektywności energetycznej i skalowania przyszłych układów logicznych.

W wystąpieniu na VLSI wiceprezes i fellow Intel Foundry Eric Karl przedstawił, jak firma mierzy korzyści wynikające z BSPD i technologii GAA. Karl mówił o:

• 11% redukcji powierzchni trasowania
• redukcji dynamicznego spadku napięcia (dynamic voltage droop) 10x

Według tych wyliczeń rozwiązanie ma umożliwiać wzrost częstotliwości do 6% albo obniżenie dynamicznego zużycia energii o ponad 15% w porównaniu z porównywalną technologią połączeń realizowanych od strony frontside.

Wątek potwierdzania efektów na krzemie zaprezentowała Manju Shamanna z zespołu Silicon and Platform Engineering Intel Foundry. W jej badaniach testowano rdzenie CPU zbudowane w procesie wykorzystującym zarówno GAA, jak i BSPD. Wyniki obejmują m.in. silniejsze skalowanie częstotliwości przy niższych napięciach — w tym około 30% poprawy częstotliwości przy niskim napięciu (około 0,5 V). Jednocześnie mierzono mniejsze spadki typu IR drop oraz uzyskiwano efektywniejsze działanie układów.

Intel pokazał też długofalowe kierunki badań w kilku obszarach istotnych dla dalszego skalowania technologii półprzewodnikowych. Na VLSI przedstawiono:

• CFET (Complementary FET): Intel zaprezentował monolityczne inwertery CFET z pionowo układanymi strukturami NMOS i PMOS przy 45 nm rozstawu bramki (gate pitch), co ma torować drogę do kontynuacji skalowania logiki poza podejściem gate all around dzięki architekturze urządzeń pionowych
• integrację GaN + Si dla zarządzania energią: firma pokazała integrację monolitycznych urządzeń z azotku galu (GaN) z logiką krzemową w ujęciu na 300 mm, w tym blok cyfrowego sterowania o ok. 1 000 bramek (gate’ów), co ma pozwalać na sprawne sterowanie na dużą skalę obok urządzeń mocy o wysokiej wydajności w ramach jednego procesu i ograniczać złożoność systemu
• „subtractive ruthenium interconnect” z integracją szczeliny (airgap): Intel zaprezentował rozwiązanie z użyciem trwale odejmowanego roztworu rutenowego (subtractive ruthenium) z implementacją airgap, uzyskując do ok. 35% redukcji pojemności w porównaniu z miedzią oraz mierzalne zyski częstotliwości. Ma to wskazywać na realną ścieżkę dalszego skalowania parametru rezystancja-pojemność (RC) w miarę jak połączenia międzyliterkowe będą się dalej zmniejszać